SRAM单元在台积电（TSMC）3nm制程节点上，与5nm制程节点基本没有分别。采用N3B和N5工艺的SRAM位单元大小分别为0.0199μm²和0.021μm²，仅缩小了约5%，而N3E工艺更糟糕，基本维持在0.021μm²，这意味着几乎没有缩减。不过上个月有报道称，随着新一代2nm制程节点的到来，引入GAA晶体管架构，SRAM单元缩减问题似乎看到了曙光。

据TomsHardware报道，根据ISSCC 2025 Advance Program的信息，英特尔的Intel 18A工艺在SRAM单元密度上明显低于台积电的N2工艺，与N3E及N5工艺相接近。对比Intel 18A工艺，SRAM单元的密度将成为N2工艺的主要优势。

数据显示，Intel 18A的SRAM位单元大小为0.021μm²，比起Intel 4的0.024μm²有所提升，而更早之前的Intel 7为0.0312μm²。不过N2所采用的HD SRAM位单元尺寸已缩小到约0.0175μm²，从而使SRAM密度达到38Mb/mm²，与Intel 18A拉开了差距。虽然Intel 18A也采用了GAA晶体管架构，但是效果似乎并没有那么明显，至少在SRAM单元缩减上是这样的。SRAM的另一个关键特征是功耗，暂时还不清楚Intel 18A与N2在这个指标上的情况，也就无法比较了。

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现代的CPU、GPU和SoC在处理数据的时候都将SRAM用于各种缓存，尤其是针对人工智能（AI）和机器学习（ML）的工作负载，配备大容量缓存已成为趋势。展望未来，对缓存的需求只会增加，SRAM单元缩减成为了推进制程节点的一个重要指标。要不是工艺越先进、成本越高，但是缓存越大，SRAM占用的面积没有减少甚至更大，会进一步推高了芯片的成本。

台积电选择在3nm制程节点推出FINFLEX技术，就是为了缓解SRAM方面的问题。另外一种比较现实的解决办法是采用小芯片设计，将容量较大的缓存分解到成本较低的工艺上单独制造芯片，AMD的3D V-Cache技术就是大家熟悉的应用之一。